power-clock

37 power-clock Er worden wel eens eisen gesteld aan TTL, die de mogelijkheden van deze familie te boven gaan. Dat is bijvoorbeeld het geval wanneer erg veel kapaciteit de uitgang belast, of wanneer MOS-IC"s worden gestuurd. Niet dat MOS-IC"s ook maag de kapacitieve belasting zouden vormen, a kant logische "1" die TTL afgeeft is aan de krapp kapacitieve belasting, et bovenste spoor atieve flanken zijn nog MOS. Op de foto is het effekt van e k niet meer zo mooi• Een welhaast ideale op lossing wordt bereikt door gedeelte mee te laten in dit geval met 220 p duidelijk te zien. De negatieve akseptabel, want de uitgang TTL kan een een VFET tijdens het positieve helpen: op het middelste spoor is de amplitude nu opgaande grotere stroom naar massa ovendien neemt gelijk aan de volle voedingsspanning en de flank is ondanks de kapacitieve belasting super- de voedingsspanning kan leveren vB - deze positieve stroom af naarmate de uitgangs spanning snel. die, en 2 Vldiv, en horizontaal 100 ns/d...