Het bijzondere van deze schakeling is dat hier een D-flipflop als inverter wordt gebruikt. Wanneer het niveau op de ingang van hoog naar laag gaat, wordt de flipflop gereset en de Q-uitgang hoog. Wanneer de ingang hoog wordt, dan wordt de reset opgeheven en de Q-uitgang laag. De met behulp van het RC-netwerk R1/C1 gecreëerde vertraging tussen de reset- en de klok-ingang maakt het mogelijk om de flipflop te triggeren op de positieve flank van het ingangssignaal. Een dual D-flipflop van het type 74HCT74 heeft na het vrijgeven van de reset-ingang bijvoorbeeld een minimum hersteltijd nodig van 5ns voordat er een klokpuls wordt geaccepteerd.
Discussie (0 opmerking(en))