Microchip betreedt de geheugen infrastructuurmarkt met een seriële geheugencontroller voor optimale gegevensverwerkingskracht in datacentra

5 augustus 2019, 10:56
Microchip betreedt de geheugen infrastructuurmarkt met een seriële geheugencontroller voor optimale gegevensverwerkingskracht in datacentra
Microchip betreedt de geheugen infrastructuurmarkt met een seriële geheugencontroller voor optimale gegevensverwerkingskracht in datacentra
 
Belangrijkste eigenschappen:
  • SMC 1000 8x25G levert grote geheugenbandbreedte voor de volgende generatie CPU’s en SoC’s
  • De eerste commercieel verkrijgbare seriële geheugencontroller van de industrie voor AI en machine learning
  • Levert viermaal het aantal geheugenkanalen van parallel aangesloten DDR4 DRAM en een korte wachttijd (latency)
  • Media-onafhankelijke OMI interface heeft geen unieke geheugencontroller nodig voor elk medium

Omdat er steeds meer rekenkracht wordt gevraagd voor kunstmatige intelligentie (AI) en de werkbelasting bij machine learning almaar toeneemt, levert traditioneel parallel aangesloten DRAM een grote blokkade op voor de volgende generatie CPU’s die vraagt om een groter aantal geheugenkanalen om meer geheugenbandbreedte te kunnen leveren. Microchip Technology Inc. kondigt vandaag een uitbreiding aan van het productenpakket voor datacentra en de toegang tot de geheugen infrastructuurmarkt met de eerste commercieel beschikbare seriële geheugencontroller van de industrie. Met de SMC 1000 8x25G kunnen CPU’s en andere verwerkingskracht leverende SoC’s gebruik maken van viermaal zoveel geheugenkanalen van parallel aangesloten DDR4 DRAM binnen hetzelfde printoppervlak van de behuizing. Microchip’s seriële geheugencontrollers leveren een hogere geheugenbandbreedte en media onafhankelijkheid aan deze rekenintensieve systemen met ultra-lage wachttijden.
 
Omdat het aantal verwerkingskernen binnen CPU’s is toegenomen, is de gemiddeld beschikbare geheugenbandbreedte voor elke processorkern gedaald, want CPU en SoC componenten kunnen het aantal parallelle DDR interfaces op een enkele chip niet inschalen om gelijke tred te houden met het grotere aantal kernen. De SMC 1000 8x25G is gekoppeld aan de CPU via 8-bit Open Memory Interface (OMI) overeenkomstige 25 Gbps lanes en bridges met het geheugen via een 72-bit DDR4 3200 interface. Het resultaat is een aanzienlijke vermindering van het vereiste aantal host CPU of SoC pennen per DDR4 geheugenkanaal, goed voor meer geheugenkanalen en het verhogen van de beschikbare geheugenbandbreedte.

Een CPU of SoC met OMI ondersteuning kan een brede reeks mediatypes met uiteenlopende kostprijs, voedings- en prestatiespecificaties toepassen zonder dat voor elk type een unieke geheugencontroller moet worden geïntegreerd. In tegenstelling hiermee zijn de hedendaagse CPU en SoC geheugeninterfaces afgestemd op specifieke DDR interface protocollen, zoals DDR4, bij specifieke interface snelheden. De SMC 1000 8x25G is het eerste geheugen infrastructuurproduct in Microchip’s leveringsprogramma dat de media-onafhankelijke OMI interface ondersteunt.

De werkbelasting van toepassingen in datacentra vraagt om op OMI gebaseerde DDIMM geheugenproducten voor het leveren van dezelfde krachtige bandbreedte en korte wachttijdresultaten van de hedendaagse op parallel-DDR gebaseerde geheugenproducten. Microchip’s SMC 1000 8x25G beschikt over een innovatief ontwerp om korte wachttijden te realiseren. De component levert minder dan 4 ns incrementele wachttijd op bij de eerste DRAM datatoegang en identieke daaropvolgende datatoegangsprestaties. Dit betekent dat op OMI gebaseerde DDIMM producten over schijnbaar identieke bandbreedte en wachttijdprestaties beschikken ten opzichte van vergelijkbare LRDIMM producten.
Reacties worden ingeladen...
gerelateerde items